詳細
LVDS SERDES インテル® FPGA IPユーザーガイドの「LVDS SERDES IP コア PLL 設定」セクションに記載されているにもかかわらず、表 10。[PLL 設定] タブ:
このオプションにより、PLL から利用可能なすべてのクロックにアクセスし、クロック・スイッチオーバー、帯域幅プリセット、ダイナミック・フェーズ・ステッピング、ダイナミック・リコンフィグレーションなどの高度な PLL 機能を使用できます。
ただし、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.4 で問題が発生したため、次のエラーメッセージが表示される場合があります。
エラー(18694): ALTERA LVDS SERDES IP インスタンスを供給する PLL「external_pll|external_pll|altera_iopll_i|c10gx_pll|iopll_inst」の基準クロックは、同じバンクの専用リファレンス・クロック・ピンによって駆動されません。専用のリファレンス・クロック・ピンを使用して、LVDS SERDES IP 最大データレート仕様への適合を保証します。
解決方法
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 20.1 で修正されています。