記事 ID: 000074813 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

DSP Builder が不正な VHDL を生成

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

DSP Builder で公開をオンにすると不正な VHDL が生成 される 書き込み専用係数を使用する FIR ブロック上のバスポートオプション。

FIR ブロックの生成された VHDL エンティティー宣言には次のものが含まれます。 バス入力ポート(バス出力ポートなし)対応する VHDL コンポーネント宣言にはバス入力ポートとバス出力ポートの両方があります。次の情報を提供 Simulink ブロックも (誤って) バス出力ポートを表示します。

解決方法

この問題を回避するには、読み取り / 書き込み係数を次に使用します。 FIR ブロック。

この問題は DSP Builder v12.1 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

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