記事 ID: 000074787 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

パーシャル・リコンフィグレーション (PR) のロー・バイナリー・ファイル (rbf) のサイズは、インテル® Arria® 10 デバイスの LogicLock 領域の異なるポジションに制約がある場合に大きく異なるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Arria® 10 AX016/AS016/AX032/AX032/AX032 デバイスにパーシャル・リコンフィグレーション (PR) を実装する場合、生成されるロー・バイナリー・ファイル (rbf) サイズは、同じ LogicLock 領域サイズであっても、チッププランナーのさまざまな LogicLock ポジションに制約を受ける場合、大きく異なる場合があります。例えば、チッププランナーで PR LogicLock 領域を下部に拘束すると、チッププランナーの上部に制約がある場合と比べて rbf ファイルサイズが 10 倍大きくなるため、PR コンフィグレーション時間が長くなります。

    これは、インテル Arria 10 AX016/AS016/AX032/AS032 デバイスで想定される動作です。PR LogicLock 領域がデバイスの下部にある場合、生成された rbf は上から PR 領域までのすべてのフレームを含みます。そのため、はるかに大きな rbf ファイルを生成することが期待されます。

    解決方法

     

    PR コンフィグレーション時間に影響される場合は、LogicLock 領域をデバイスの上部に制限して、より小さな rbf ファイルを取得します。

     

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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