記事 ID: 000074766 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/05/02

TimeQuest タイミング・アナライザーで、PLL 出力の位相シフトが正しくないのはなぜですか?

環境

    PLL 数
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェアの問題により、TimeQuest タイミング・アナライザーが PLL 出力クロックの誤った位相シフトを計算することがあります。この問題は、Arria® V、Cyclone® V、および Stratix® V デザインで、PLL リファレンス・クロックで位相シフトをゼロ以外の値で使用する derive_pll_clocks と発生します。

解決方法

この問題を回避するには、次のいずれかの操作を実行します。

  • PLL でリファレンスクロックをフェーズシフトする代わりに、出力クロックに位相シフト設定を使用します。
  • PLL 出力を制約する 代わりに制約を使用してcreate_generated_clockderive_pll_clocks.

関連記事

関連製品

本記事の適用対象: 15 製品

Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Arria® V GZ FPGA
Stratix® V GS FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。