記事 ID: 000074765 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

eSRAM インテル® Stratix® 10 FPGA IP からすべての「ゼロ」データを断続的に読み取るのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    C_sd_n_0ポートを RTL のロジック「1」または「0」に変換すると、eSRAM インテル® Stratix® 10 FPGA IP から「ゼロ」の読み取りデータが表示されることがあります。

    解決方法

    この問題を回避するには、ユーザーロジックから c_sd_n_0 ポートに信号を接続します。

    この問題は、インテル Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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