記事 ID: 000074764 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2019/11/08

インテル Stratix 10 FPGA E タイルからの出力クロックで入力 refclk が駆動されているときに、インテル® Stratix® 10 FPGA IOPLL がロックを取得できない場合、どうすれば問題を解決できますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • IOPLL インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 FPGA IOPLL は、インテル Stratix 10 FPGA E タイルからの出力クロックによって入力 refclk が駆動されているときにロックを取得できません。

    解決方法

    インテル Stratix 10 FPGA E タイルからの出力クロックが安定した後、IOPLL のユーザーによる再キャリブレーションを実行する必要があります。

    インテル Stratix 10 FPGA IOPLL をリセット状態に維持し、インテル Stratix 10 FPGA E タイルからの出力クロックが安定しているか、出力クロックが安定した後にリセットをパルスするまで、IOPLL ロック解除状態インテル Stratix解決できません。

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    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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