詳細
ロジックアレイから PLL への scanclk の配線遅延は、ロジックアレイから PLL へのスキャンデータの配線遅延より大きくなる場合があります。そのため、正の保持時間からデザインを保護する必要があります。scanclk の立ち下がりエッジからスキャンデータをクロック処理すると、ハーフサイクルのセットアップ時間とハーフサイクルの保持時間を提供することで、正のホールドタイムから保護します。Quartus® II タイミング・アナライザーは、altpll_reconfigから供給された場合、scanclk の反転を検出しません。
インテル® Quartus® II タイミング・アナライザーがaltpll_reconfigメガファンクションでホールドタイム違反を報告しないように、scanclk で与えられたスキャンレジスターに反転クロック設定を設定します。
クロック設定の詳細については、インテル® Quartus® II ハンドブック 第 3 巻 の Time Columbus Timing Analyzer (PDF) の章または Classic Timing Analyzer (PDF) の章を参照してください。