詳細
Quartus® II ソフトウェアのバグにより、TX モードで構成された LVDS SERDES IP コアと、インテル® Arria® 10 デバイスの同じ I/O バンクに割り当てられた RX ソフト CDR モードを持つデザインは、フィッターステージで失敗します。 これは、2 つの IP コア内のフェーズロック・ループ (PLL) インスタンスが、Quartus® II ソフトウェアによって正しくマージされないからです。そのため、異なる LVDS SERDES IP コアに異なる PLL が必要になります。ただし、各 I/O バンクには I/O PLL が 1 つだけです。
この問題は、RX ソフト CDR コンフィグレーションにのみ影響します。 RX 非 DPA または RX DPA-FIFO コンフィグレーションには影響しません。
トリプル・スピード・イーサネット IP コアは、RX ソフト CDR モードで構成された LVDS SERDES IP を使用します。
解決方法
Quartus® II ソフトウェアのバージョン 14.0 インテル Arria 10 FPGA・エディション用の以下のパッチをダウンロードしてください。
- Windows 用バージョン 14.0a10 パッチ 0.01a (.exe)
- Linux 用バージョン 14.0a10 パッチ 0.01a (.run)
- バージョン 14.0a10 パッチ 0.01a の readme ファイル (.txt)
この問題は、Quartus® II ソフトウェア・バージョン 14.1 以降で修正されています。