詳細
Quartus® II ソフトウェアのバージョン 13.1 以前の問題により、DSP ブロックに統合されるのではなく、レジスターにアドインが実装されている可能性があります。これは、ツールが DSP ブロックと加算器を経由するループを検出した場合に発生します。
解決方法
この問題を回避するには、DSP 出力から入力への信号ループに keep 属性を設定します。これによりループが検出されなくなります。
Verilog HDL の例
wire feedback_wire /*synthesis keep*/
VHDL の例
signal feedback_wire : std_logic;
attribute keep: boolean;
attribute keep of feedback_wire: signal is true;