記事 ID: 000074686 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/08/04

Stratix® V、Arria® V、Cyclone® V デバイスの PLL が、特定のコンパイルシードとリコンフィグレーションに失敗する理由は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    PLL リコンフィグレーション・インテル® FPGA IP
    PLL インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® V、Arria® V、または Cyclone® V デバイスのフェーズロック・ループ (PLL) は、PLL リコンフィグレーション知的財産 (IP) の waitrequest 信号が「1」で止まっている状態で再構成に失敗する場合があります。これは特定のコンパイルシードで行われる可能性があり、インテル® Quartus® Prime ソフトウェアのフィッター (詳細設定) 設定の物理合成オプションが有効になっている場合に発生する可能性があります。

解決方法

この問題を回避するには、インテル® Quartus® Prime ソフトウェアで以下の設定を無効にします。

代入 ->設定 -> コンパイラー設定 -> フィッター (詳細設定) 設定 に移動します。

エリアの組み合わせロジックの物理合成を有効にする を OFF に設定します。

パフォーマンスを向上させる組み合わせロジックの物理合成を有効にする を OFF に設定します。

この問題はダイナミック・リコンフィグレーション・インスタンスにのみ影響することが知られており、必要に応じて PLL リコンフィグレーション IP バリエーションに対してのみ物理合成設定を無効にできます。

関連製品

本記事の適用対象: 3 製品

Stratix® V FPGA
Cyclone® V FPGA & SoC FPGA
Arria® V FPGA & SoC FPGA

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