詳細
Quartus® Prime スタンダード・エディション・ソフトウェア・バージョン 17.0 の問題により、Verilog シミュレーションを実行する際に、Cyclone® 10 FPGA LP デバイス向けに PLL シミュレーション・モデルがインスタンス化されません。この問題は、VHDL を使用して Cyclone® 10 FPGA LP PLL IP をシミュレートする場合には適用されません。
解決方法
この問題を修正するには、Quartus® Prime Standard バージョン 17.0 上に以下のパッチをインストールし、指示に従ってシミュレーション実行スクリプトに手順を追加してください。
もし！[ファイルはディレクトリverilog_libs]{
ファイル mkdir verilog_libs
}
VLIB verilog_libs/altera_mf_ver
vmap altera_mf_ver ./verilog_libs/altera_mf_ver
vlog -vlog01compat -work altera_mf_ver {c:/IntelFPGA/17.0/Quartus/EDA/sim_lib/altera_mf.v}
quartus-17.0std-0.12std-windows.exe
quartus-17.0std-0.12std-linux.run
quartus-17.0std-0.12std-readme.txt
この問題は、Quartus® Prime スタンダード・エディション・ソフトウェア・バージョン 18.0 で修正されています。