Verilog を使用してCyclone 10 LP PLL IP をシミュレートする際に既知の問題がありますか?

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・バージョン 17.0 の問題により、Verilog を使用したシミュレーションを実行する際に、Cyclone® 10 LP デバイスの PLL シミュレーション・モデルはインスタンス化されません。この問題は、VHDL を使用して Cyclone 10 LP PLL IP をシミュレートする場合には適用されません。

この問題を解決するには、インテル Quartus Prime 開発ソフトウェア・スタンダード・バージョン 17.0 の上に以下のパッチをインストールし、指示に従ってシミュレーション実行スクリプトに手順を追加してください。

もし！[file isdirectory verilog_libs]{
mkdir verilog_libsファイル
}

vlib verilog_libs/altera_mf_ver
vmap altera_mf_ver ./verilog_libs/altera_mf_ver
vlog -vlog01compat -work altera_mf_ver {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

quartus-17.0std-0.12std-windows.exe

quartus-17.0std-0.12std-linux.run

quartus-17.0std-0.12std-readme.txt

この問題は、インテル Quartus Prime 開発ソフトウェア・スタンダード・エディションのバージョン 18.0 以降修正されています。