記事 ID: 000074661 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Riviera-PRO の Verilog および VHDL シミュレーション・エラー: "# ALOG: Error: VCP2120 Syntax error in ITF file for unit..."

環境

    インテル® Quartus® II サブスクリプション・エディション
    シミュレーション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

以下で Verilog および VHDL シミュレーション・スクリプトをコンパイルする場合 Aldec® Riviera-PRO™ アドバンスト・検証プラットフォーム、以下 次のエラーが発生します。

# ALOG: Error: VCP2120 Syntax error in ITF file for unit 'sv_xcvr_pipe_native' in library 'altera_xcvr_pipe_0'. Please contact Aldec Support

この問題は Riviera-PRO シミュレーションのバグであり、 は、Altera®・トランシーバー PHY IP コアに限定されません。

解決方法

この問題は Quartus® II ソフトウェアのリリース・バージョンで修正されています。 13.1 および Aldec の Riviera-PRO 2013.6。

以前のバージョンのソフトウェアでこの問題を回避するには、コンパイルしてください。 すべての IP シミュレーション・ファイル (Quartus® II ソフトウェア・ファイルではありません) を 1 つの vlog コマンドで実行できます。

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

1

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。