記事 ID: 000074647 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Cyclone V デバイスにおける LPDDR2 インターフェイスのディープ・パワーダウンの問題

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    この問題は LPDDR2 製品に影響を与えています。

    Cyclone V デバイスをターゲットとする LPDDR2 インターフェイスで パワーダウン・モードが有効になっている場合、HPC II メモリー・コントローラーは ユーザーに応答して、すぐにディープ・パワーダウン・リクエストを発行します。 ディープ・パワー・ダウン・モードへのリクエスト。この状況は、次の原因で生じます。 ディープ電源の場合、システムはオート・パワー・ダウン・ループを終了できません。 down リクエストが発生します。

    ディープ・パワーダウン要求が発生すると、ロジック内のソフトロジックが IP は自動的にセルフリフレッシュをトリガーし、システムは オート・パワーダウン・モードを終了し、ディープ・パワーダウン・リクエストを処理します。 セルフリフレッシュが完了した後。

    解決方法

    この問題を回避する必要はありません。この目的 エラーは、自動生成される理由を説明するためです。 セルフリフレッシュ (メモリーバスで表示されます)。

    この問題は修正されません。

    関連製品

    本記事の適用対象: 1 製品

    Cyclone® V FPGA & SoC FPGA

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