記事 ID: 000074628 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/03/15

パラレル・フラッシュ・ローダー II インテル® FPGA IP、インテル® Stratix® 10 デバイスをコンフィグレーションできないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア
  • MicroBlaster™ ファスート・パッシブ・パラレル・ソフトウェア・ドライバー
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Paraller フラッシュ・ローダー II インテル® FPGA IP (PFLII IP) は、まず CONF_DONE が低いかどうかを確認します。IP がすでに高い場合、設定は続行しません。このため、PFLII IP は 10 個のデバイスインテル® Stratix®設定できません。

    解決方法

    CONF_DONEがCONF_DONEとして引き上げられ、INIT_DONEがVCCIO_SDMまで引き上げる必要がないことを確認します。

    SDMIO_0とSDM_16は、最初に引き下げられている点にご注意ください。したがって、プルアップおよび内部プルダウン抵抗による中間電圧レベルは、PFLII IP を使用する際にコンフィグレーション障害を引き起こす可能性があります。

    PFLII IP は、 動作 開始条件としてCONF_DONE信号を低く監視します。この要件は、インテル® Stratix® 10 デバイスで変更されました。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。