記事 ID: 000074624 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/27

高速 (HS) および Low Speed Low Power (LP) TX モードの両方を 1 レーンに搭載した MIPI D-PHY ソリューションを実装する方法

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    ASMI Parallel II インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

MIPI D-PHY の実装では、高速 (HS) TX ピンには差動 I/O 規格を割り当て、低電力 (LP) TX ピンにはシングルエンド I/O 規格を割り当てる必要があります。Low Power (LP) TX ピンがデータを送信する場合は、高速 (HS) ピンをトライステートにする必要があります。

ただし、高速 (HS) TX ピンの差動 I/O をトライステートすることはできません。ただし、高速 (HS) TX モードでは 2 つのシングルエンド I/O 規格を適用できます。

例えば、高速 (HS) TX ピンには差動 HSTL 1.8V ではなく、シングルエンド HSTL 1.8V を 2 個使用できます。

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本記事の適用対象: 1 製品

Cyclone® IV FPGA

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