クリティカルな問題
詳細
Altera®コンジット・バス機能モデル (BFM) とトライステート コンジット BFM は、混合時に VHDL シミュレーション・モデルを生成しません。 シミュレーション言語オプションが選択されています。シミュレーションは次の段階で失敗します。 以下のエラーメッセージが表示される
Error: (vsim-3059) Cannot connect a VHDL array signal
to Verilog scalar port 'sig_fixedclk_locked'.
解決方法
可能であれば、混合シミュレーション言語を無効にする必要があります。 オプション。または、生成された BFM 信号宣言を編集することもできます。 を選択してバス信号タイプを使用します。