記事 ID: 000074576 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

ソフト LVDS IP から生成される奇数の蛭輯要素に対する不正な「tx_coreclock」周波数Alteraのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • ソフト LVDS インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    得られたtx_coreclockが奇数の閲閩要因で予測されるtx_coreclock周波数の半分であることを確認できます。

    解決方法

    tx_coreclock向けに別の PLL 出力 (clk2) を生成して RTL を修正する方法について

    1. Altera®Soft LVDS IP の生成後に次のファイルを編集します。

    • _sim/ .v
    • /_002.v

     

    2. clk2 パラメーターを追加し、各モジュールで上記のファイルを変更して PLL を編集します。

    • モジュール _002 (/_002.v)
    • モジュール・ (_sim / .v)

     

    ステップ 1:-'defparam' セクションに clk2 を追加

      lvds_tx_pll.clk2_divide_by = clk1_divide_by値

      lvds_tx_pll.clk2_multiply_by = 2* clk1_multiply_by値

     lvds_tx_pll.clk2_phase_shift = clk1_phase_shift値

     

    ステップ 2:- tx_coreclock割り当てをコメントし、PLL から生成されたクロック (clk2) を次のようにtx_coreclockに追加します。

    tx_coreclock = slow_clock

      tx_coreclock = wire_lvds_tx_pll_clk[2]

     

    この回避策は、インテル Quartus® Prime 開発ソフトウェア・スタンダード・エディションバージョン 16.0 以降に実装されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® MAX® 10 FPGA

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