記事 ID: 000074556 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

シミュレーションで PCI Express のハード IP が Gen3 x8 から Gen3 x1 までダウンレーンしているのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェアのバージョン 12.1 以前の問題により、PCI Express* テストベンチ向けStratix V ハード IP は、Gen3 x8 から Gen3 x1 までのダウンレーンです。

この問題はシミュレーションのみに影響を与え、ハードウェアに問題が生じません。

解決方法

この問題を回避するには、ソフトウェア v12.1SP1 以降にアップグレードしてください。

関連製品

本記事の適用対象: 5 製品

Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® V GX FPGA
Arria® V GZ FPGA
Stratix® V FPGA

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