記事 ID: 000074539 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/08/11

インテル® Arria® 10 FPGA IOPLL 出力クロックのダイナミック・フェーズ・シフトが散発的に失敗する原因は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    IOPLL インテル® FPGA IP
    PLL リコンフィグレーション・インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

動的フェーズ・シフト機能は、特定のシードベースのコンパイルで、インテル® Arria® 10 FPGA IOPLL インテル® FPGA IP コアで失敗する可能性があります。これは、インテル® Quartus® Prime ソフトウェアの高度なフィッターオプションで Spectra Q 物理合成が有効になっている場合に発生する可能性があります。IOPLL の動的フェーズ・シフト・ポートを使用している場合、または PLL リコンフィグレーション・インテル FPGA IPコアを使用してフェーズシフトを実行している場合、この問題が発生する可能性があります。この問題は、IOPLL のダイナミック・リコンフィグレーション・ロジックにのみ分離され、IP の他の部分には影響しません。

解決方法

これを回避するには、IOPLL インテル FPGA IPのバリエーションまたはデザイン全体で Spectra Q 物理合成の設定を OFF に設定します。この設定はデフォルトでオフになっています。次の位置にあります。

アサインメント ->設定 -> コンパイラー設定 -> 高度なフィッター設定 -> Spectra Q 物理合成。

これは、インテル Quartus Prime 開発ソフトウェアの将来のバージョンで修正される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® Arria® 10 FPGA & SoC FPGA

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