記事 ID: 000074505 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

コアモードで設定されたインテル® Stratix 10 fPLL FPGA IP を使用すると、ダイナミック・リコンフィグレーション操作が失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.3 以前インテル® Quartus®問題により、インテル Stratix®の 10 L タイルまたは H タイル FPGA デバイスをターゲットにした場合、コアモードでインテル Stratix 10 fPLL FPGA IP を設定すると、IP エディターにダイナミック・リコンフィグレーション・タブが表示されます。

ただし、コアモードで設定した場合、インテル Stratix 10 fPLL FPGA IP ではダイナミック・リコンフィグレーション機能はサポートされません。

解決方法

この問題を回避するには、デザインにダイナミック・リコンフィグレーション機能が必要な場合、インテル® Stratix® 10 fPLL FPGA IP をコアモードに設定しないでください (該当する場合)。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。