記事 ID: 000074467 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

DDR/DDR2 ハイパフォーマンス (HP) コントローラー用の VHDL ファイルを生成する際に Verilog ファイルが表示されるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

HDL は、合成の目的で常に Verilog として生成されます。シミュレーションでは、VHDL ユーザー向けに _phy.vho の simgen モデルを生成します。

Quartus® II ソフトウェア・バージョン 7.2 以降では、IP Megawizard のシミュレーション・タブには、シミュレーション・モデルの生成時に言語のオプションが表示されず、シミュレーション・モデルはトップレベル・ファイルと同じ言語で生成されます。

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本記事の適用対象: 1 製品

Stratix® II FPGA

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