記事 ID: 000074441 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

非同期リセットに接続インテル® FPGA IPメールボックス・クライアントが正しく機能しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Mailbox Client インテル® Stratix® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 19.4 以前では、10 台のデバイスを使用している場合、リセット・リリース・インテル® FPGA IPの出力を含む非同期リセットに接続されている場合、メールボックス・クライアント インテル® Stratix®・インテル FPGA IPが正しく機能しない場合があります。

    解決方法

    この問題を回避するには、メールボックス・クライアント・インテル FPGA IPでリセット・シンクロナイザーを使用する必要があります。これは、プラットフォーム・デザイナーで利用可能な Reset Bridge IP を使用して実装できます。この問題は、インテル Quartus Prime 開発ソフトウェア・プロ・エディション・バージョン 20.1 以降修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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