記事 ID: 000074415 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Altera LVDS IP のクロック位相アライメント (FPGA) ブロックは、Stratix 10 デバイスのすべての SERDES ファクターでサポートされていますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • LVDS SERDES インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 デバイスのAltera® LVDS IP のクロック位相アライメント (FPGA) ブロックは®インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 17.1 以降のすべての SERDES ファクターに対応しています。

    • 外部 PLL を使用 オプションはオフになっています。
    • IP コア機能モードは TX、RX 非 DPA、または RX DPA-FIFO です。
    • tx_outclock位相シフトは 180° の多重位相シフトです。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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