記事 ID: 000074414 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Usedw がalmost_emptyしきい値より大きいのに、SCFIFO almost_empty信号が高いままであるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

SCFIFO の問題により、SCFIFO に十分なデータが書き込まれている場合でも、almost_empty信号は「高」のままです。

この問題は、「Show-ahead モード」が使用され、almost_emptyしきい値が「2」に設定されている場合にのみ発生します。

解決方法

この問題を回避するには、次のいずれかの操作を実行します。

  • Show-Ahead 同期 FIFO モードではなく、標準同期 FIFO モードを設定
  • ほぼ空の値を 2 以外に設定します。
  • アンダーフロー回路保護を有効にする

この問題は、インテル® Quartus® Prime 開発ソフトウェアのバージョン 17.1 以降修正されています。

関連製品

本記事の適用対象: 6 製品

Arria® V FPGA & SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA
Cyclone® V FPGA & SoC FPGA
Cyclone® IV FPGA
Stratix® V FPGA
Stratix® IV FPGA

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