記事 ID: 000074408 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/28

エラー (10170): Verilog HDL 構文エラー時 <location> 「generate」というテキストの近く。「end」、または識別子 (「generate」は予約キーワード)、またはシーケンシャル・ステートメントを想定しています</location>

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

このエラーは、デザインがネストされたループに対して追加の generate / endgenerate ステートメントを使用している場合に発生する可能性があります。以前のバージョンの Quartus® II ソフトウェアは、Verilog HDL デザインファイル内の入れ子になった生成 / 終了文を誤って受け入れてしまいます。バージョン 6.0 以降の Quartus® II ソフトウェアでは、ネストされた generate/endgenerate ステートメントにエラーとして正しくフラグを付けます。

ループ内にループがある場合、バス内のビットを反転する次の例に示すように、生成 / 終了のペアが 1 つだけ必要です。

genvar i,j;
generate
for( i=0; i<8; i=i 1 )
begin : outer
    for (j=0;  j<8; j=j 1 )
        begin : inner
        assign data_out[i][j] = data_in[7-i][7-j]; 
    end
end
endgenerate

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