記事 ID: 000074405 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V、Arria V、Cyclone V デバイスのピン配列ファイルに記載されている GND ピンの数が少ないのに、残りのデバイスには IO バンク名が付いているのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 Stratix® V、Arria® V または Cyclone® V デバイスのピン出力ファイルにバンク名が記載されている GND ピンは、プログラミング・グラウンド・ピンとして定義されます。デバイス上の他のすべての GND ピンと同様に扱う必要があります。

関連製品

本記事の適用対象: 15 製品

Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Stratix® V GT FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。