記事 ID: 000074378 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

eSRAM インテル® Stratix® 10 FPGA IP のシミュレーション時に不正な読み込みレイテンシーが発生するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    IP がシミュレーション用にゲートモデルのFPGAブロックをインスタンス化するため、eSRAM インテル® Stratix® 10 FPGA IP のシミュレーション時に不正な読み込みレイテンシーが発生することがあります。これは PHY インターフェイスでホールド違反を引き起こす可能性があるためです。

    解決方法

     

    シミュレーションでこの問題を回避するには、次の手順を実行します。

    1. IP_generated_dir / esram_<> / sim / <>_esram_191_<>.sv を開きます。

    2. defparam fourteennm_cpa_component.pa_sim_mode = "long" を検索します。

    3. defparam fourteennm_cpa_component.pa_sim_mode = "short" に変更。

     

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.1 以降修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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