記事 ID: 000074373 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/08/13

シンプル・デュアルポート・モードがアシンクロナス・リード / ライト・クロック ECC 対応 ECC パイプライン・レジスターを無効にして動作している場合、インテル® Stratix®10 M20K データが破損するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • ECCで保護された Avalon-ST シングルクロック FIFO
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    非同期読み取り/ 書き込みクロックで動作する場合、インテル® Stratix®10 M20K ブロックの インテル® Quartus® Prime Pro ビット設定が正しくないため、シンプル・デュアルポート・モードで ECC イネーブルド ECC パイプライン・レジスター無効コンフィグレーション。インテル® Stratix®10 M20K ブロックからデータが破損する可能性があります。
    影響を受けるデバイス: すべてのインテル® Stratix®10 デバイス
    影響のあるインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン: バージョン 19.2 より前

     

     

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 19.2 で修正されました。

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    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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