Arria® 10 FPGAs - IOPLL IP コアのロックされた出力の動作に関する説明がありません

IOPLL IP コア・ユーザーガイドには、ロックされた出力ポートの動作に関する情報は含まれていません。

ロックされた出力ポートは、PLL が入力クロックにロックされる 3 つのステージの間、次のように動作します。

ステージ 1: PLL がアクティブ・リセット (リセット = HIGH) に保たれている場合、ロック信号は LOW です。

ステージ 2: PLL がアクティブ・リセット (リセット = LOW) でなくなったが、入力クロックが安定していない場合、PLL がリファレンス・クロックにロックされていない限り、ロック信号は LOW になります。

ステージ 3: PLL がアクティブ・リセット (リセット = LOW) でなくなり、入力クロックが安定すると、IP コアが公開するロック信号はデジタル・フィルターを通過します。このフィルターが外部ロック信号をアサートするのは、入力ロック信号が 25 クロックサイクル連続してアサートされている場合のみです。

この後に PLL がロックを失わなければ、PLL がロックを獲得しようとしているときに外部ロック信号がトグルすることはありません。外部ロック信号は、入力ロック信号が LOW (ロック喪失) で 2 クロックサイクル連続するとデアサートされます。

ドキュメントは、今後のリリースで更新される予定です。