記事 ID: 000074347 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

インテル® Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブック のパッシブ・シリアル・コンフィグレーションのブロック図に示されている DATA[0] 接続に既知の問題がありますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    はい 。インテル® Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブックバージョン 2020.05.21 以前では、第 6.1.2 章、図 88、89 および 90 で利用可能なブロック図の DATA[0] 接続に問題があります。これらの図は、インテル® Cyclone® 10 LP FPGAとメモリーデバイス間の DATA[0] への直接接続を誤って示しています。

     

     

     

    解決方法

    以下に示すように、DATA[0] ピンは CPLD またはマイクロプロセッサーなどの外部ホストに接続する必要があります。

    これは、インテル® Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブックの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Cyclone® 10 LP FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。