記事 ID: 000074340 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V 向けのカスタム PHY IP をシミュレーションする際にシリアル・ループバック・モードを使用する場合、CDR ロック信号が安定しない場合があります。

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • シミュレーション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    カスタム PHY IP をシミュレートすると、 CDR locked 信号 シリアル・ループバック・モードを使用している場合、安定していない可能性があります。

    解決方法

    シリアル・ループバック・モードを無効にし、外部シリアル・ループバックを使用する テストベンチで。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。