記事 ID: 000074338 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/07/17

UniPHY ベースの DDR3 コントローラー IP で |s0|rst_controller|alt_rst_sync_uq1|reset_outを無視されるのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

UniPHY ベースの DDR3 IP pin_assignments.tcl スクリプトの実行とプロジェクトのコンパイル後、Quartus® II ソフトウェアの無視されたアサインメント・フィッターレポートでは、リセット信号へのグローバル信号割り当てが正しく表示|s0|rst_controller|alt_rst_sync_uq1||reset_out。

 

 

解決方法

この無視されたグローバル割り当ては、レガシーコードの割り当てのためであり、無視できます。

この問題は、Quartus® II ソフトウェア・バージョン 14.1 以降で修正されています。

関連製品

本記事の適用対象: 4 製品

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

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