記事 ID: 000074317 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/10/04

インテル® Stratix® 10 FPGAのアドバンスト SEU 検出インテル® FPGA IPをオフチップ・ルックアップ感度プロセシング・モードで実装する際に、SEU エラー FIFO の深度を上げることが可能ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 高度な SEU 検出インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    はい。インテル® Stratix® 10 FPGAの Advanced SEU Detection インテル® FPGA IPをインスタンス化する際に、Single Event Upset (SEU) エラー FIFO 深度パラメーターを使用して、内部 FIFO のサイズを変更できます。

    解決方法

    このパラメーターの値は、IP でサポートされている 2 つの実装モード (オンチップ・ルックアップ感度処理およびオフチップ・ルックアップ感度処理) で有効になります。これに関する情報は、バージョン 19.3 以降 の インテル® Stratix® 10 SEU 緩和ユーザーガイド に追加されました。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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