記事 ID: 000074262 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/12/17

正しく構成されていない fPLL 出力クロックをトランシーバーのネイティブ PHY IP 構成外部 PLL モードに接続すると、Stratix® V および Arria® V デバイスでこのエラーが表示されます。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    正しく構成されていない fPLL 出力クロックをトランシーバーのネイティブ PHY IP 構成外部 PLL モードに接続すると、Stratix® V および Arria® V デバイスでこのエラーが表示されます。

    エラーメッセージ:

    エラー: クロック・ディバイダー・パラメーター「data_rate」が、ノードの「native_phy_top:inst|altera_xcvr_native_sv:native_phy_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch の不正な値に設定されています。tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'。情報: 「xxx.x Mbps」は有効な値です

     

     

    解決方法

    fPLL は、正しい動作のためにネイティブ PHY データレートの半分のフリークエンシーを設定する必要があります。

    関連製品

    本記事の適用対象: 2 製品

    Arria® V GX FPGA
    Stratix® V GX FPGA

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