正しく構成されていない fPLL 出力クロックをトランシーバーのネイティブ PHY IP 構成外部 PLL モードに接続すると、Stratix® V および Arria® V デバイスでこのエラーが表示されます。
エラーメッセージ:
エラー: クロック・ディバイダー・パラメーター「data_rate」が、ノードの「native_phy_top:inst|altera_xcvr_native_sv:native_phy_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch の不正な値に設定されています。tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'。情報: 「xxx.x Mbps」は有効な値です
fPLL は、正しい動作のためにネイティブ PHY データレートの半分のフリークエンシーを設定する必要があります。