詳細
はい。 インテル® Max® 10 デュアル・コンフィグレーション・インテル FPGA IPコアでは、オフセット 4、5、6、7 の読み込み動作前に、必要な操作をオフセット 2 からトリガーする必要があります。 オフセット 2 には、4 つのレジスターからの読み込み動作をトリガーする 4 ビットがあります。 これらのビットは 1 ホットではありません。 そのため、オフセット 2 で複数ビットを有効にして、複数のレジスターからの読み取り操作をトリガーできます。
オフセット2の演算後のubusy de-アサーションまでの時間は、読み取るレジスタの数が増加するにつれて長くなります。
解決方法
インテル® MAX® 10 FPGA構成ユーザーガイド の表 36 を参照してください。