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UniPHY ベースの DDR3、DDR2、QDRII/および RLDRAM II メモリー・コントローラー IP によって生成される SDC タイミング制約ファイルに既知の問題があります。この SDC ファイルで使用されている create_generated_clock 制約は 、derive_pll_clocks 関数呼び出しと互換性がありません。デザインに、derive_pll_clocks 関数を格納する別の SDC ファイルが含まれている場合、UniPHY PLL クロック制約は Time Cedar によって無視され、メモリー・インターフェイスのタイミング違反につながる可能性があります。
この問題は、Quartus® II ソフトウェア・バージョン 10.0 SP1 以前の UniPHY ベースのメモリー・コントローラー IP を使用するすべてのデザインに影響します。これらのバージョンの Quartus® II ソフトウェアの問題を回避するには、まず UniPHY IP で生成された SDC が (デザイン内の他の SDC ファイルの前に) 供給されていることを確認してください。これは、QIP ファイルが「プロジェクトにファイルを追加」設定ウィンドウまたは QSF ファイルで参照されている最初のデザインファイルであることを確認することで実行できます。
この問題は、Quartus® II ソフトウェア・バージョン 10.1 で修正されています。UniPHY IP インスタンスを再生成して、SDC 互換性の問題を解決します。