記事 ID: 000074182 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/10/10

Stratix® 10 FPGAデバイスでプロトコル経由コンフィグレーション (CvP) が使用されている場合、周辺イメージをロードした後の汎用 I/O (GPIO) の状態は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® 10 FPGAデバイスでは、プロトコル経由コンフィグレーション (CvP) を使用すると、パワーオンリセット (POR) 後、コアイメージがロードされるまで、汎用 I/O (GPIO) の状態が弱いプルアップでトライステートになります。コア イメージが読み込まれると、GPIO の状態は読み込まれたデザインに従って表示されます。

解決方法

この情報は、Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド ドキュメントバージョン 19.3 以降で入手できます。

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インテル® Stratix® 10 FPGA & SoC FPGA

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