記事 ID: 000074150 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/06/29

show-ahead 出力または aclr によるリセット後の最初の読み取り操作で、DCFIFO IP 出力のデータが間違っているのはなぜですか インテル® Stratix® 10 デバイスで

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 デバイスの DCFIFO IP の性質上、aclr によるリセット後のショーアヘッド出力または最初の読み込み操作で間違ったデータが観察される可能性があります。 この症状は、 aclr のデサセーションと rdclk 立ち上がりエッジの間で、レーシング状態が発生した場合にのみ発生します。

    解決方法

    Add circuit を使用して、FIFO パラメーター・エディターの 「rdclk」オプションと「aclr」入力を同期 するか、 READ_ACLR_SYNCH ・パラメーターを ON に設定します。

    インテル® Stratix® 10 エンベデッド・メモリー・ユーザーガイド・バージョン 2020.11.13 以降の FIFO 同期クリアおよびアシンクロナス・クリア ー・エフェクトも参照してください。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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