記事 ID: 000074101 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

ゲートレベルのシミュレーション・ネットリストで、多次元ポートが個別のシングルビット・ポートに分割されているのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    シミュレーション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 Quartus® II ソフトウェアでは制限があるため、出力シミュレーション・ネットリスト・フォーマットとして Verilog HDL が指定された AHDL で作成されたデザインでは、多次元ポートは出力ネットリストの個々のシングルビット・ポートに分割されます。
解決方法

この制限を回避するには、Verilog HDL ではなく VHDL で出力シミュレーション・ネットリストを生成します。

 

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。