トランシーバー・リコンフィグレーション・コントローラーのメガファンクションで Verilog HDL 警告が生成されるのはなぜですか?

Quartus® II ソフトウェア・バージョン 12.1 以降の問題により、Stratix® V トランシーバー・リコンフィグレーション・コントローラーのメガファンクションを含むデザインをコンパイルする際に、分析と合成の際に次の警告が表示される場合があります。

Warning (10268): Verilog HDL information at alt_xcvr_reconfig_soc.sv(169): always construct contains both blocking and non-blocking assignments
Warning (10268): Verilog HDL information at alt_xcvr_reconfig_dfe_adapt_tap_sv.sv(302): always construct contains both blocking and non-blocking assignments

これらの警告は無視しても安全です。警告を回避したい場合は、MegaWizard™ プラグイン・マネージャーによって生成されたファイルを編集して、示された行番号でブロックアサインメントを非ブロック課題に変更してください。

たとえば、次の行

mgmt_ram_offset = {RAM_BITS{1\'b0}};

次に変更する必要があります。

mgmt_ram_offset <= {RAM_BITS{1\'b0}};

また、ライン

ctrl_wdata = save_ctrl_reg13;

次に変更する必要があります。

ctrl_wdata <= save_ctrl_reg13;

この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。