記事 ID: 000073994 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/09/17

インテル® Stratix® 10 デバイスでユーザーの再キャリブレーションが有効になっているのに、キャリブレーション・ビジー・ステータス信号がデアサートされないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Stratix® 10 デバイスでユーザー・キャリブレーションを有効にすると、キャリブレーション・ビジー状態がアサートされ続ける場合があります。

 

 

解決方法

リコンフィグレーション・インターフェイスでユーザーが再キャリブレーションを行うと、reconfig_waitrequestがデアサートされた後に、reconfig_write信号が複数のクロックサイクルで高く引き下げられた場合、tx_cal_busy、rx_cal_busy、pll_cal_busyのいずれかであるキャリブレーション・ビジー・インジケーターは、後でデアサートされずに検出されます。その後、トランシーバーのストールにつながります。

インテル® Stratix® 10 L タイルおよび H タイル・ユーザーガイドのリコンフィグレーション・インターフェイスへの書き込みの波形に従ってください。reconfig_writeは、reconfig_waitrequestがデアサートされた後、すべての書き込みプロセスで高いクロックサイクルを 1 つだけにする必要があります。

キャリブレーション・イネーブル・レジスターを使用したい場合は、ルールに厳密に従って、予期しないキャリブレーション忙しいインジケーター動作を回避してください。

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Stratix® 10 GX FPGA

1

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。