STRATIX® 10 ES2 デバイスの専用クロック入力ピンにおける LVDS IO のオンチップ入力終端のオン / オフを切り替えた場合、テスト波形はオンと同じになります。QSF またはアサインメント・エディターによる LVDS の入力終了をオフにしても、動作を停止することはできません。
QSF 設定は以下のとおりです。
#To電源をオフにします。
set_instance_assignment -name INPUT_TERMINATION OFF -to CLK_MPLL_FPGA_PL_REFCLK -entity termination_test
set_instance_assignment -name INPUT_TERMINATION OFF -to CLK_MPLL_FPGA_PS_REFCLK -entity termination_test
#To電源を入れます。
set_instance_assignment -name INPUT_TERMINATION DIFFERENTIAL -to CLK_MPLL_FPGA_PL_REFCLK -entity termination_test
set_instance_assignment -name INPUT_TERMINATION DIFFERENTIAL -to CLK_MPLL_FPGA_PS_REFCLK -entity termination_test
ソフトウェアは、バッファーの方向に関係なく、常に Rd_termination を ON に設定していることが確認されています。LVDS I/O 規格を入力信号に使用すると、Rd_terminationをオン / オフにすることがより合理的です。
インテルではインテル® Quartus® prime 開発ソフトウェア®バージョン 18.1 で修正します。
また、Quartus® prime® バージョン 17.1.2 および 18.0 では、この問題を解決するためのパッチが提供されます。