記事 ID: 000073951 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/12

Cyclone® V HPS EMAC emac* のクロック周波数_tx_clkタイミング解析で 100Mhz と表示されたFPGA・ファブリックにエクスポートされるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime Starndard Edition ソフトウェア・バージョン 20.1 以前の問題により、HPS EMAC を有効にしてCyclone® V SoC でFPGAにルーティングする際に GMII クロック周波数が 100Mhz であることを確認できます。

    解決方法

    Cyclone® V SoC HPS でこの問題を回避するには、cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc で emac* _tx_clk期間を 10ns から 8ns に修正する必要があります。

    関連製品

    本記事の適用対象: 1 製品

    Cyclone® V FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。