記事 ID: 000073919 コンテンツタイプ: Product Information & Documentation 最終改訂日: 2021/08/27

インテル® Stratix® 10 デバイスでクロック入力多重化のクロック・コントロール・インテル FPGA IPをいくつ使用できますか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 デバイスのクロック入力多重化には、クロック制御インテル® FPGA IPの明確な最大数はありません。
    従来のインテル® FPGAデバイスのクロック・コントロール・ブロック (ALTCLKCRTL) IP とは異なり、クロック・コントロール・インテル® FPGA IPは、IP がクロックゲートまたは出力分割オプションなしでクロック入力多重化に使用される場合、ロジックエレメントで構成されます。そのため、最大数はデバイスの使用率とデザインの複雑さに依存します。

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    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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