記事 ID: 000073891 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Cyclone® V デバイス・データシートの RGMII TX_CLKクロック期間タイミング・トレランスとは何ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Arria® V デバイス・データシートの問題により、HPS 仕様セクションのイーサネット・メディア・アクセス・コントローラー (EMAC) のタイミング特性表に、TX_CLK期間の最小 / 最大値は記載されていません。

    解決方法

    Tclk Min/Max の仕様は以下の参考情報です。

    シンボル

    説明

    分

    標準

    最大

    ユニット

    Tclk (1000Base-T)

    TX_CLKクロック期間

    7.2

    8.0

    8.8

    Ns

    この問題は、Cyclone® V /Arria® V デバイス・データシートの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 3 製品

    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V SE SoC FPGA

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