記事 ID: 000073870 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/03/15

インテル® Arria® 10 外部メモリー・インターフェイス IP とインテル Arria 10 PHYLite IP の両方が同じ I/O 列に配置されている場合、EMIF キャリブレーションがハングする理由は何ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • パラレル・インターフェイスの PHY Lite インテル® Stratix® 10 FPGA
  • 外部メモリー・インターフェイスインテル® Arria® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    ダイナミック・リコンフィグレーションが有効になっているインテル® Arria® 10 EMIF IP とダイナミック・リコンフィグレーションが有効な インテル Arria 10 PHYLite IP が同じ I/O 列に配置されている場合、local_cal_fail信号とlocal_cal_success信号が EMIF キャリブレーション後に高くアサートされない場合があります。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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