記事 ID: 000073869 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/06/04

DDR4 メモリー・インターフェイス信号で、テストベンチ・シミュレーション例の波形に 'hxx の値が表示されるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    外部メモリー・インターフェイスインテル® Arria® 10 FPGA
    外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

メモリーコンテンツの初期化がサポートされていないため、RTL シミュレーション中にメモリー・インターフェイス信号の波形に 'hxx の値が表示されることがあります。

    解決方法

    回避策として、以下を有効にすることで、RTL シミュレーション中にメモリーの書き込みと読み出しを示す詳細メッセージを表示できます。

    • インテル® Quartus® Prime 開発ソフトウェア・プロ・バージョン 18.0 より前のバージョンでは、DDR4 IP で生成された「mem_array_abphy」ファイルで、パラメーター「DIAG_VERBOSE_IOAUX」を値 1 にオーバーライドしていました。
    • インテル® Quartus® Prime 開発ソフトウェア・プロ・バージョン 18.0 以降では、DDR4 IP の 診断 タブにある 詳細シミュレーション・デバッグ・メッセージを表示 オプションを有効にします。または、DDR4 IP で生成された 'mem_array_abphy' ファイルで、パラメーター 'MEM_ABPHY_VERBOSE' を値 1 にオーバーライドします。

    Quartus® Prime 開発ソフトウェア・スタンダード・バージョンでは、詳細メッセージは常に有効になっており、表示されます。

    DDR4 IP の 診断 タブにある Abstract phy for Fast Sim オプションが有効になっている場合、外部メモリー・モデルはインテル® Quartus® Prime 開発ソフトウェアのプロ・バージョンとスタンダード・バージョンの両方で使用されません。そのため、抽象 PHY シミュレーションでは、メモリー・インターフェイス信号の波形には常に 'hxx の値が表示されます。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Arria® 10 FPGA & SoC FPGA

    1

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。