記事 ID: 000073868 コンテンツタイプ: トラブルシューティング最終改訂日: 2021/07/23

インテル Agilex® 7 FPGA クロックおよび PLL ユーザーガイドの表 18 に続くアドバンスト・モード・リコンフィグレーションを使用する際、IOPLL 出力クロックが期待通りに動作しませんか?

環境

バグ ID: 00623979

ドキュメントドキュメント ID: 683761 バージョンが見つかりました: 2021-06-21 バージョンを修正: 2022-11-09

BUILT IN - ARTICLE INTRO SECOND COMPONENT

詳細

表 18 の C1-C7 カウンターのアドレスマップは、インテル Agilex® 7 FPGA クロックおよび PLL ユーザーガイド (UG-20216) バージョン 2021.06.21 の問題により発生しています。

そのため、表 18 のアドレスマップに従うと、IOPLL 出力クロックは期待通りの正しいクロックを出力しません。

解決方法

この問題を回避するには、次の表に示すように、アドレス設定と C カウンターマッピングに従います。

出力クロック	C カウンター	高カウント	低カウント	バイパスイネーブル	Odd Divison
outclock0	C1	00011111	00100010	00100000	00100001
outclock1	C2	00100011	00100110	00100100	00100101
outclock2	C3	00100111	00101010	00101000	00101001
outclock3	C4	00101011	00101110	00101100	00101101
outclock4	C5	00101111	00110010	00110000	00110001
outclock5	C6	00110011	00110110	00110100	00110101
outclock6	C7	00110111	00111010	00111000	00111001

この問題は、インテル Agilex 7 FPGA® クロックおよび PLL ユーザーガイド・バージョン 2022.11.09 のリリース以降で修正されています。

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