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インテル® Quartus® プロセッサーの UniPHY コアを使用した DDR3 の VHDL バージョンのコンパイル®II ソフトウェア・バージョン 11.0 では、合成中に次のエラーが表示されます。
エラー:I/O 入力バッファー・プリミティブ のヒーラーキー・|altdq_dqs2_ddio_3reg_stratixiii:altdq_dqs2_inst|obuf_os_0で不正な接続が見つかりました。また、バッファー以外の宛先にもドライブアウトします。
トップレベルのラッパーファイルは、Verilog バージョンのコアをインスタンス化する VHDL ファイルです。すべてのシングルビット信号 (mem_cas_n、mem_we_n、mem_ck、mem_odt、mem_cs_n、mem_cke、mem_ras_n、mem_ck_n) は、トップレベルのstd_logic_vector (0 downto 0) として定義され、インスタンス化されたコア内の符号ビット・ワイヤーとして定義されます。Quartus® II ソフトウェアは現在、シングルビット VHDL std_logic_vector定義とシングルビット Verilog ケーブル間のこの接続を解決できないため、上記のエラーが生じます。
回避策は、トップレベルの VHDL ラッパーのシングルビット信号を std_logic_vector (0 downto 0) から std_logicに変更することです。
この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。