記事 ID: 000073802 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix II GX およびArria GX デザインにおける不正なcmu_pll_inclock_period

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    高速トランシーバーを使用する RapidIO バリエーション向け STRATIX II GX またはArria GX デバイスのトランシーバー cmu_pll_inclock_period 値 正しく設定されていません。

    影響を受ける構成ではシミュレーションとコンパイルに失敗します。

    解決方法

    RapidIO インスタンス名_riophy_gxb.vで、 信号への割り当てにおいて alt2gxb_component.cmu_pll_inclock_period 、 値を 106/< pll_inclk 周波数>割り当てます。 誤った値の代わりに使用してください。

    IP 機能シミュレーション・モデルへの変更を反映するには、 コマンドを使用してモデルを再生成 quartus_map します。 エラーの回避策を参照してください。 「デモンストレーション・テストベンチは、一部の RapidIO バリエーションでは失敗する可能性があります」 適切なコマンドラインオプションを選択します。

    この問題は、将来のバージョンの RapidIO で修正される予定です。 MegaCore ファンクション

    関連製品

    本記事の適用対象: 2 製品

    Stratix® II FPGA
    Arria® GX FPGA

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